DDR 芯片的 PCB 设计要点

DDR：Double Date Rate 双倍速率同步动态随机存储器。

DDR、DDR2、DDR3常用规格：

单端走线控制 50 欧姆，差分走线控制 100 欧姆

1. 地址线（Address Line）阻抗控制要求：为了减小地址线上的反射和信号干扰，通常要求地址线的阻抗匹配，并确保阻抗的稳定性和一致性。 

2. 数据线（Data Line）阻抗控制要求：为了减小数据线上的反射和信号干扰，通常要求数据线的阻抗匹配，并确保阻抗的稳定性和一致性。 

3. 时钟线（Clock Line）阻抗控制要求：时钟线的阻抗匹配对于DDR总线的稳定性和数据传输速率至关重要，通常要求时钟线的阻抗匹配，并确保阻抗的稳定性和一致性。 

4. 总线终端阻抗控制要求：为了减小总线的反射和信号干扰，常常使用总线终端阻抗匹配技术，确保总线的阻抗和信号匹配，提高信号的完整性和传输质量。 

5. PCB（Printed Circuit Board）设计要求：DDR阻抗控制还包括对PCB布线的要求，包括准确计算和设置阻抗值、控制阻抗偏差等，以确保信号的传输质量和性能。 

总的来说，DDR阻抗控制要求是为了保证DDR总线的信号完整性和稳定性，减小反射和信号干扰，提高数据传输速率和质量。具体的阻抗数值和要求会根据具体的DDR规格和设计要求而有所差异，需要在设计过程中进行详细的分析和优化。

通常，根据器件的摆放方式不同而选择相应的拓扑结构。

在DDR PCB布局设计中，有一些常见的要求和指导原则，以确保总线信号的完整性和稳定性： 

1. 分层布局（Layer stackup）：使用合适的分层布局，通常采用多层PCB，其中一些层用于信号引线和电源/地平面。分层布局可以有效地减少信号之间的干扰，并提供良好的电源/地参考平面。 

2. 地平面（Ground plane）：确保足够大块的地平面，作为信号引线之间的隔离层，并提供良好的回流路径，以减少信号的干扰和噪音。 

3. 信号引线的走向和长度匹配：为了保持信号传输的完整性，对于关键的时钟和数据线，要求他们的走向和长度匹配，并采用相同的层间穿越方式。 

4. 地与电源引线的匹配：为了减少地与电源引线之间的噪声干扰，建议对它们进行匹配，确保它们彼此间的长度和走向相似。 

5. 适当的隔离：在布局中，应将关键信号（如时钟线）与其他信号，尤其是高速信号，保持一定的物理距离，以减少干扰。 

6. 信号线的屏蔽和阻尼：在布局中，可以考虑使用屏蔽技术和阻尼电阻，以减少信号的串扰和反射。 

7. 地和电源的引脚布局：在DDR组件的引脚布局中，要注意地和电源引脚的布局和连接，以确保它们在布局中的位置和连接方式符合DDR设计要求。 

8. 差分信号匹配：对于差分信号，如数据和地址线，要求它们的匹配和走线长度一致，以保持信号的平衡和抗干扰能力。 

请注意，DDR PCB布局设计需要考虑诸多因素，包括DDR规格、频率、时钟速度等。因此，确保与DDR芯片厂商的规格和设计要求保持良好的沟通和协作，是非常重要的。

A、DDR*1 片，一般采用点对点的布局方式，靠近主控，相对飞线 Bank 对称。间距可以按照是实际要求进行调整，推荐间距为 500-800mil。

B、DDR*2 片，布局相对主控飞线 Bank 对称，常采用 T 型拓扑结构， 推荐间距如下：

等长要求 L1+L2=L1+L3

C、DDR*4 片，以下列出了常用的 4 片 DDR 布局拓扑结构。

针对于 DDR2，这些拓扑结构都是能适用的，只是有少许的差别。

若PCB布线空间允许，Address/Command、Control、CLK，应优先采用单纯的“T”型拓扑结构，并尽可能缩短分支线长度，如上面拓扑结构的B图所示。

等长要求 L1+L2+L6=L1+L2+L7=L1+L3+L4=L1+L3+L5

然而，菊花链式拓扑结构被证明在 SI 方面是具有优势的。对于 DDR3 的设计， 特别是在 1600 Mbps 时，则一般采用 D 所示菊花链拓扑结构进行设计。

PCB 布线空间有限的，可以采用“T”型拓扑和菊莲拓扑混合的结构，如下图所示：

混合拓扑结构中“T”型拓扑的要求与两片DDR2/3 相同。

等长要求 L1+L3+L2=L1+L4+L5

A、32条数据线（DATA0-DATA31）、4条DATAMASKS（DQM0-DQM3）, 4对DATASTROBES差分线（DQS0P/ DQS0M—DQS3P/DQS3M）

这36条线和4对差分线分为四组：

再将剩下的信号线分为三类：

Address/Command 、Control与CLK归为一组，因为它们都是以CLK的下降沿由DDR控制器输出，DDR颗粒由CLK 的上升沿锁存Address/Command、Control 总线上的状态，所以需要严格控制CLK 与Address/Command、Control 之间的时序关系，确保DDR颗粒能够获得足够的、最佳的建立/保持时间。

B、误差控制，差分对对内误差尽量控制在5mil以内；数据线组内误差尽量控制在+-25mil以内，组间误差尽量控制在+-50mil以内。

Address/Command 、Control全部参照时钟进行等长，误差尽量控制在+-100mil 以内。

C、数据线之间间距要满足3W原则，控制线、地址线必要时可稍微放宽到2W~3W， 其他走线离时钟线20mil或至少3W以上的间距，以减小信号传输的串扰问题。

D、VERF电容需靠近管脚放置，VREF走线尽量短，且与任何数据线分开，保证其不受干扰（特别注意相邻上下层的串扰），推荐走线宽度>=15mil。

E、DDR设计区域，这个区域请保障完整的参考平面，如下方图片所示：

淼森波实验室测试项目